作成日2008/08/16
AlteraのMaxIIで設計しよう！
時代錯誤の回路図によるCPLD設計
CPLD設計に関しては、2008年12月に秋葉原で開催されたDSP&FPGAデザイン・ワークショップ2008に合わせて新たに記事を書きなおしました。PDM(Pluse Density Modulation)関連技術(PDM型D/Aコンバータ/PDM型A/Dコンバータ)、調歩同期通信、DDS(Direct Digital Synthesizer)、同期検波回路、∑Δ型A/Dコンバータ等に関しては是非、そちらをご参考下さい。
by Tomoaki Ueda (上田智章)
●シリアル通信関連
CPLDだけでもCPUを介さずにWindowsコンピュータと調歩同期によるシリアル通信を行うことが可能です。
■ボーレート・ジェネレータ
Direct Digital Synthesizer (DDS)をボーレート・ジェネレータに応用することで、任意のクロックから高精度なボーレート・クロックを作ります。
■シリアル通信受信回路(調歩同期方式)
ボーレート・クロックの４倍の周波数のクロックを用いて、スタート・ビットの検出と、各データ・ビットの格納、ストップ・ビットで受信バッファへの
格納を行います。
■シリアル通信送信回路(調歩同期方式)
A/D変換値やポート・データをWindowsに返す際に必要となる基本ブロックの構成方法を紹介します。
●信号変換関連
■Pulse Density Modulation(PDM)方式D/Aコンバータ
簡単なLPF (Low Pass Filter)があれば、パルス密度変調により、CPLDもD/Aとして使うことができます。市販品と比較してローコストなD/Aが
得られます。
■Pulse Density Modulation(PDM)方式A/Dコンバータ
■Direct Digital Synthesizer
■同期検波回路